第四章组合逻辑电路

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4.1.1 组合逻辑电路的分析步骤

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从上图中得到的组合逻辑电路分析的步骤为：由于逻辑电路图通常是使用门电路表示的，因此可以通过逻辑电路图直接得到一个逻辑表达式。下来就需要对该逻辑表达式进行化简以得到最简结果。此时有可能可以直接通过逻辑表达式看出组合逻辑电路的功能，此时直接进行功能描述即可；若此时无法直接根据逻辑表达式看出组合逻辑电路的功能的话，就需要画出真值表以便看出输入输出之间的关系，进而再总结出组合逻辑电路的功能。

4.2 组合逻辑电路的设计

“设计”是指，根据一个逻辑需求，设计出一个能实现该逻辑需求的组合逻辑电路

4.2.1 组合逻辑电路的设计步骤

逻辑抽象与赋值

分析事件的因果关系，以确定输入变量和输出变量。然后定义各个逻辑变量的含义，即以“0”、“1”分别表示输入和输出的不同状态。

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后面无论是组合逻辑电路的设计还是时序逻辑电路的设计，第一步都是先进行逻辑抽象并赋值

列出真值表(根据因果关系)

导出表达式 or 卡诺图

化简或变换

画出逻辑电路图

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在设计过程中可能会出现输出无效的情况，这个时候就需要判断这个输出不确定的原因是什么，如果是由于该输出对应的输入不可能出现的话，那么在卡诺图中d也可以被圈。

4.3 典型组合逻辑电路的设计

4.3.1 基本运算电路

在基本运算电路部分，通常会给出基本运算电路对应的Verilog代码，在这里会将Verilog代码贴出来以练习一下Verilog代码的编写。

4.3.1.1 半加器

半加器特点：半加器与全加器相比，半加器不考虑低位的进位输入。

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但是半加器是有本位进位的。

半加器Verilog代码（数据流级描述）

4.3.1.2 全加器

使用逻辑门构成的全加器

全加器特点

全加器需要考虑低位的进位
全加器输入输出之间的逻辑表达式为：

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这个逻辑表达式比较重要，应该要背下来。当然这里Ci是可以展开的，使用展开之后的式子应该也是可以的。

全加器的Verilog代码（数据流级描述）

集成全加器

引脚图

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关于这种集成的全加器，感觉只需要知道这个集成全加器会给出本位计算结果和向高位的进位即可，这样就可以做级联了。

串行4位加法器

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这个感觉更像是例题了

4位串行加法器的电路原理图如下：

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这里初始进位接地，就表示是没有初始进位的。此外这里是可以在做有符号运算，后面会涉及到溢出的判断。

这里直接根据上面加法器的逻辑表达式以及4位串行加法器的电路原理图，写出串行4位加法器的Verilog代码（数据流级描述）

这里还有另一种写法，就是使用数组直接将运算整合起来：

超前进位加法器（并行加法器）

并行加法器特点

串行加法器的执行速度的主要限制条件为进位信息在全加器之间的传递速度。而并行加法器为了提高运算速度，减小或消除了由于进位逐级传递所浪费的时间。

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实际上就跟计组里面的并行加法器处理是一样的，也就是把进位信息直接带入到逻辑表达式中，然后提前得到高位的进位信息。以四位并行加法器为例，只要给出两个四位的操作数，就可以同时得到各位的进位信息。

至于并行加法器的Verilog实现，只需要根据逻辑表达式写assign语句即可（只是assign语句可能会写的比较长。。。），这里就不再赘述了。

4.3.1.3 全减器

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减法运算实际上就是在加法器的基础上，做计组中的变补操作，这里就不再赘述了。

全减器特点

全减器需要考虑低位的借位
全减器的逻辑表达式为：

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这个逻辑表达式没有全加器那么重要，应该不用背。

全减器的Verilog代码

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需要注意的是，全加器和全减器也可以使用行为级进行描述，只不过这里采用的是数据流级。因为这里是已经算出了逻辑表达式，所以使用数据流级会更好一点

4.3.2 数值比较电路

4.3.2.1 一位比较器

一位比较器的特点

一位比较器有三个输出，分别表示（输入信号为a、b）：a>b、a<b、a=b

一位比较器Verilog代码（数据流级描述）

ppt中在这里第一次涉及到了模块的调用：

这里就稍微提一下模块调用的方式：

首先需要先写出模块的名称，在这里是comp1bit
接下来需要为该模块命名，在这里将comp1bit命名为了U1
然后为模块传参。这里可以使用”.”制定模块的参数，然后在后面使用”()”指明需要传入的参数。如( .a (sw[1]) 就表示需要将sw[1]作为参数传递给模块的形式参数a。

4.3.2.2 四位比较器

四位比较器的逻辑也比较简单，就是从高位到低位诸位比较。这里给出四位比较器的逻辑表达式

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这里虽然给出了逻辑表达式，但是由于这个逻辑表达式比较复杂，因此如果需要使用Verilog来描述四位比较器的话，就会使用行为级进行描述。

四位比较器的Verilog代码

4.3.2.3 集成比较器

集成比较器的电路原理图如下：

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集成比较器实际上就是将若干个四位比较器级联起来。

在这里可能会觉得这个比较器不太符合我们比较的逻辑：从高位到低位诸位比较。但实际上级联比较器仍然是优先比较高位的。下面解释一下愿意：从电路图上看，高位和低位是同时输入到电路中的，并且实际上某一个四位比较器的输出结果优先将由该比较器的输入决定，只有当四位比较器的两个输入相等时，才会直接将低位比较的结果传递到高位。因此仍然是高位优先比较的逻辑。

另外需要注意的是，最低位的四位比较器的级联输入端应该输入“010“，以便保证最低位的比较结果是正确的。

4.3.3 编码器

4.3.3.0 编码器相关概念

编码：是指用文字、符号和数码来表示某种信息的过程。

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在数字系统中，由于采用二进制运算处理数据，因此通常将信息编成若干位二进制代码。在逻辑电路中，信号都是以高、低电平的形式给出。

编码器：实现编码的数字电路，把输入的每个高低电平信号编成一组对应的二进制代码。

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假设某编码器有n个输入端,I0, I1 …,In-1 ,有m个输出端Y0，Y1 …，Ym-1 。为了不使输出发生混乱而产生错误，普通编码器规定，在任何给定的时刻，n个输入端中只能有一个有效，其余n-1个都不能出现。同时也可以知道，输入端的个数与输出端的个数有以下关系：2^m≥n（这是为了所有的输入都可以被成功编码）

4.3.3.1 二进制编码器

二进制编码器：又被称为二进制编码器(2^n线－n线编码器)，二进制编码的组合电路。

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二进制编码器就是把输入信号编成二进制码。目前我见到的所有编码器应该都是二进制编码器

二进制编码器注意点

输入信号可以是低电平有效或高电平有效的形式
编码器的输出码可以是原码形式也可以是反码形式。

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同样的，由于原码和反码通常是用于表示有符号数的，而编码器的输出通常代表一个无符号数。因此这里说的原码和反码应该都是隐含了一个符号位“0”，而该符号位不会在输出中体现出来，因此这里说的原码和反码的关系就是按位取反的关系。或者换句话说，就是输出也可以是高电平有效或低电平有效的形式

因此ppt上说：

与十进制数数值对应的二进制码为原码。

把原码各位取反得到的码为反码。

例1——4线-2线编码器（输入输出均为高电平有效）

4线-2线编码器逻辑表达式

约束条件为：

其中i≠j，且i，j≤3，i，j≥0。

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这里如果直接通过真值表可能还得不到这么简单的表达式。这里是第二章中提到的有无关项的逻辑表达式化简。这里可以通过卡诺图的方式进行化简，这里不再赘述。有必要说的是这个逻辑表达式也可以通过约束条件进行化简（这里仅以其中一项为例）：

4线-2线编码器Verilog代码

数据流级描述：

行为级描述：

同样的，可以在顶层文件中调用该模块：

例2——8线-3线编码器（输入为低电平有效，输出为高电平有效）

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8线-3线编码器的逻辑表达式与4线-2线编码器的相似，这里不再赘述。唯一需要注意的是，由于这里输入是低电平有效，因此最终输出的逻辑表达式中最好使用输入低电平有效的符号。这是因为我们虽然在代码里面规定了输入变量的符号为~I，但是实际上输入的变量就是~I，而不是I。举一个更具体的例子就是：在一个输入为低电平有效的电路中，如果有一路的输入为0，那么应该是~I=0，而不是I=0。

4.3.4 译码器

4.3.3.0 译码器相关概念

译码：译码是编码的逆过程，其功能是将具有特定含义的不同二进制代码“翻译”出来

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或者说是将二进制码翻译成更易于理解的信号，所以下面的七段数码管也算是一个译码器。

4.3.3.1 二进制译码器

二进制译码器特点：

二进制译码器属于完全译码器

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若一个译码器有n个输入和m个输出，且m=2^n，则称该译码器为完全译码器；反之则称为部分译码器。

二进制译码器通常情况下有一个使能端

没有使能的时候，在真值表中的体现为：输入为d，输出全为1。这个可以理解为，没有使能的时候，输入信号被切断了，导致输入到译码器中的信号不确定，而在输出上也自然不能输出有效信号（即在输出反码的情况下，所有的输出信号都为1）

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使能段的作用为：

控制译码器的状态

当E=1时，译码器处于工作状态；
当E=0时，译码器处于非工作状态。

用于译码器的扩展：可以理解为是将使能端作为了片选信号

与编码器相同，译码器的输入信号也既可以是高电平有效，也可以是低电平有效；输出信号既可以是原码表示，也可以是反码表示。

例1——3线-8线译码器（输入为高电平有效，输出为原码表示）

3线-8线译码器的逻辑表达式

3线-8线译码器的Verilog代码

数据流级描述：

行为级描述：

同样可以在顶层文件中调用：

2-4译码器的作用——数据分配器

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但是我觉得这个数据分配器有点不太对劲，他利用了2-4译码器未使能时输出全部无效的性质。因此这里我就直接贴图了，不想做过多解释。

4.3.3.2 二-十进制译码器

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这个就是部分译码器了，因为有4个输入，但是输出只有10个。

二-十进制译码器的功能为：将8421BCD码翻译成十个不同点位的指定电平。

二-十进制译码器的逻辑表达式

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这里可能会疑惑，为什么在这种译码器中明明有无关项，但是这里给出的逻辑表达式没有进一步进行化简。这样处理的原因为：当输入为无关项时，所有的输出都应该是无效的（在输出反码的情况下应该是全1），因此在写逻辑表达式的时候也不会涉及到无关项（因为在输出反码的情况下，写逻辑表达式的时是找0，但无关项的输出全是1）。